클럭 및 타이밍 용도별: 보드에서 신호를 생성하는 데 도움이 되는 전용 칩

정적 타이밍 분석에는 레지스터-레지스터 분석, I/O 분석 및 비동기식 재설정 분석이 포함됩니다.회로 성능을 검증하고 타이밍 위반을 감지하기 위해 타이밍 분석기는 데이터에 필요한 시간, 데이터 도착 시간 및 클럭 도착 시간을 사용합니다.회로 성능을 검증하고 가능한 타이밍 위반을 감지하기 위해 타이밍 분석기는 데이터 도착 시간, 데이터 소요 시간 및 시계 도착 시간을 사용합니다.설계가 올바르게 실행되도록 타이밍 분석기는 타이밍 관계를 결정하고 도착 시간과 원하는 시간을 비교합니다.

정적 시퀀스 분석에는 레지스터-레지스터 분석, I/O 분석 및 비동기식 재설정 분석이 포함됩니다;;;회로 성능을 검증하고 시간 위반을 감지하기 위해;;;타이밍 분석기;;;데이터 사용 시간, 데이터 도착 시간 및 시계 도착 시간;;;회로 성능을 검증하고 가능한 타이밍 위반을 감지하기 위해 타이밍 분석기는 데이터 도착 시간, 데이터 소요 시간 및 시계 도착 시간을 사용합니다.설계가 올바르게 실행되도록 타이밍 분석기는 타이밍 관계를 결정하고 도착 시간과 원하는 시간을 비교합니다.

시계 설정 검사
각 레지스터와 레지스터 경로의 설정 관계를 확인하기 위해 정시 분석기는 각 시작과 잠금 저장 가장자리를 분석한다;;;타이밍 분석기는 각 잠금 저장 가장자리에 대상 레지스터 중 잠금 저장 가장자리에 가장 가까운 시작 가장자리를 사용합니다;;;그림 1은 설정 A와 설정 B의 두 가지 설정 관계를 설명한다. 10ns의 잠금 저장 가장자리에 대해 시작 가장자리 역할을 하는 최근 시계는 3ns로 설정 A로 표시된다. 20ns의 잠금 가장자리에 대해 발사 가장자리 역할을 하는 최근 시간은 19ns로 설정 B라고 한다.

각 레지스터와 레지스터 경로의 설정 관계를 확인하기 위해 정시 분석기는 각 시작과 잠금 저장 가장자리를 분석한다;;;

타이밍 분석기는 시계 설정을 기반으로 느슨한 값을 보고합니다;;;Slack은 시간 요구 사항을 충족하거나 충족하지 않습니다;;;이완도가 양수이면 충족됨을 나타내고 이완도가 음수이면 충족되지 않음을 나타냅니다;;;타이밍 분석기는 공식 1의 내부 레지스터에서 레지스터 경로로의 시계 설정 지연을 계산합니다.

시계 확인 유지
모든 소스 레지스터 쌍과 대상 레지스터 쌍의 가능한 모든 설정 관계는 시계가 관계를 유지하도록 타이밍 분석기 분석기에 의해 결정됩니다;;;타이밍 분석기는 인접한 모든 시계 모서리를 비교하여 관계 유지를 결정합니다;;;타이밍 분석기는 각 설정 관계를 두 번 확인합니다;;;첫 번째 유지 점검 동안 이전 잠금 저장 가장자리가 현재 시작 가장자리에서 시작된 데이터를 캡처하지 않았는지 확인합니다.다음 시작 가장자리에서 시작된 데이터가 현재 잠금 저장 가장자리에서 두 번째 유지 검사를 통해 캡처되지 않았음을 확인합니다.

타이밍 분석기는 모든 설정 관계식에서 인접한 모든 시계 모서리를 검사하여 관계 유지를 확인합니다;;;타이밍 분석기는 각 설정 관계를 두 번 분석합니다;;;첫 번째 검사 기간 동안 이전 잠금 저장 가장자리가 현재 시작 가장자리에서 시작된 데이터를 캡처하지 않았는지 확인합니다.;;다음 시작 가장자리에서 시작된 데이터가 현재 잠금 저장 가장자리에서 두 번째 유지 검사를 통해 캡처되지 않았음을 확인합니다.

타이밍 분석기는 가능한 보유 관계 중에서 제한성이 가장 강한 보유 관계를 선택한다;;;레지스터 간 통신에 허용되는 최소 지연 시간을 결정하기 때문에 잠금 저장과 부팅 가장자리 사이의 최소의 유지 관계 (즉, 잠금 저장-부팅-부팅-절대값 대신) 를 선택합니다.

외부 방전 장치를 사용할 때 논리 레벨(DIS) 핀은 외부 저항기(Rdis)에 연결되며 이 저항기는 콘덴서의 방전을 제어하는 데 사용될 수 있습니다(예:;;;ATAVRTS2080B에서

공식 4
데이터 도착 시간 - 데이터 소요 시간 = 클럭 유지 시간
데이터 소요 시간은 시계 도착 시간 곱하기 시간 불확실성에 tH
잠금 저장 에지 + 대상 레지스터로의 시계 네트워크 지연 = 시계 도착 시간
시작 가장자리에서 소스 레지스터로 지연 + 클럭 네트워크 지연 + tCO+ 레지스터에서 레지스터로 지연 = 데이터 도착 시간
등식 5를 사용하여 타이밍 분석기는 입력 포트에서 내부 레지스터까지의 데이터 경로의 이완 시간을 계산합니다.

공식 5
필요한 데이터 시간 = 잠금 저장 에지 + 대상 레지스터로의 클럭 네트워크 지연 + μtH
최소 지연 입력 곱하기 레지스터에 대한 핀 입력 지연은 데이터 도착 시간에 시작 모서리와 시계 네트워크 지연을 더하는 것과 같습니다.
시작 에지 지연, 클럭 네트워크 지연, 입력 최소 지연 및 핀 지연을 소스 레지스터에 추가하여 데이터 도착 시간을 계산합니다.
입력 핀의 최소 지연 + 입력 핀에서 레지스터까지의 지연 = 데이터 도달 시간 + 시작 에지 + 클럭 네트워크에서 소스 레지스터까지의 지연
필요한 데이터 시간 = 잠금 에지 + 대상 레지스터에 대한 네트워크 지연 시간 + tH
데이터 경로가 내부 레지스터인 경우 타이밍 분석기는 아이소메트릭 6의 아이소메트릭을 기반으로 유휴 시간을 유지합니다.

공식 6
데이터 도착 시간 - 데이터 요구 시간 = 클럭 설정 지연 시간
데이터 도착 시간은 시작 가장자리에 클럭 네트워크 지연을 소스 레지스터와 tCO에 레지스터와 핀에 지연을 추가하여 계산됩니다.
필요한 데이터 시간은 잠금 메모리 가장자리를 대상 레지스터의 시계 네트워크 지연 (인도의 출력 최소 지연) 으로 나누어 계산됩니다.

복구 및 삭제
예를 들어, 비동기식 제어 신호 및 사전 설정은 다음 활성 시계 가장자리까지 일정 시간 동안 안정적이어야 합니다;;;비동기식 제어가 등록된 경우 타이밍 분석기는 등식 7에 따라 유휴 시간을 복원합니다.

공식 7
복구 유휴 시간은 데이터 도착 시간에서 데이터 소요 시간을 빼서 계산할 수 있습니다.
소스 레지스터에 대한 카운트다운 네트워크 지연 + 시작 에지 지연 + tCO 지연 + 레지스터에 대한 레지스터 지연 = 데이터 도착 시간
필요한 데이터 시간은 타겟 레지스터의 클럭 네트워크 지연과 같은 잠금 저장 에지 및 μtSU
비동기식 제어가 등록되어 있지 않으면 타이밍 분석기에서 비동기식 제어의 등식을 사용하여 복구 유휴 시간을 계산합니다.

공식 8
데이터 지연 시간 = 데이터 요구사항 - 데이터 도착 시간
등록 포트 도착 지연 + 최대 입력 지연 = 데이터 도착 시간
클럭 네트워크 지연 + 데이터 소요 시간 = 최대 잠금 저장 에지 + 최대 클럭 레지스터 지연 + μtSU
타이밍 분석기가 포트(디바이스 I/O)의 비동기식 재설정 신호에 대해 복구 분석을 수행하려면 입력 최대 지연을 비동기식 재설정 핀에 할당해야 합니다.
비동기식 제어의 경우 타이밍 분석기는 등식 9에 따라 이완 시간을 계산합니다.

다중 루프 경로
여러 주기 경로의 대상 레지스터에 데이터를 잠그려면 몇 개의 클럭 주기가 필요합니다;;;예를 들어, 두 번째 또는 세 번째 클럭마다 레지스터에서 데이터를 캡처해야 할 수도 있습니다.